Electrónica Digital

Ejemplos y Ejercicios

Segunda parte

Oscar Ignacio Botero Henao

Fondo Editorial RED Descartes

Título de la obra:
Electrónica Digital
Ejemplos y Ejercicios
Segunda parte

Autor:
Oscar Ignacio Botero Henao

Código JavaScript para el libro: Joel Espinosa Longi, IMATE, UNAM.
Recursos interactivos: DescartesJS, WebSim
Fuentes: Lato y UbuntuMono
Figura de portada: ilustración generada por Nightcafe AI

Red Educativa Digital Descartes
Córdoba (España)
descartes@proyectodescartes.org
https://proyectodescartes.org

Proyecto iCartesiLibri
https://proyectodescartes.org/iCartesiLibri/index.htm

ISBN: 978-84-10368-23-1

Esta obra está bajo una licencia Creative Commons 4.0 internacional: Reconocimiento-No Comercial-Compartir Igual.

Tabla de contenido

Prefacio

En el vertiginoso mundo de la Electrónica Digital, la clave del dominio radica no solo en el entendimiento teórico, sino en la aplicación práctica de los conceptos. Esta segunda parte del libro "ELECTRÓNICA DIGITAL, Ejemplos y Ejercicios" es la continuación del estudio de esta área de la Electrónica, enfocado exclusivamente en el aprendizaje práctico mediante ejemplos resueltos y ejercicios propuestos con sus respectivas respuestas. Conscientes de la importancia de la aplicación directa de toda la conceptualización teórica, este libro se enfoca en el fortalecimiento y la comprensión a través de problemas que reflejan escenarios reales en el diseño y análisis de circuitos digitales, donde el lector podrá desarrollar habilidades esenciales en el diseño y análisis de circuitos digitales.

Cada capítulo aborda temas fundamentales de la Electrónica Digital, incorporando ejemplos resueltos, ejercicios con respuestas, recursos complementarios como videos explicativos, objetos interactivos, archivos de simulación y hojas de datos de los circuitos integrados utilizados, con el fin de ofrecer una experiencia de aprendizaje dinámica e integral.

Los temas abordados que incluye este libro son:

• Capítulo 1: Conversión de Códigos:
• En este primer capítulo se exploran las distintas formas de representar la información en sistemas digitales y cómo realizar la conversión de códigos (Codificar y Decodificar) utilizando como base el sistema numérico binario. A través

• de ejemplos prácticos, los lectores aprenderán a implementar y analizar circuitos que transforman información de un formato a otro, lo que es esencial en la transmisión y procesamiento de información digital.

• Capítulo 2: Multiplexores y Demultiplexores:
• Aquí se exploran estos dispositivos que permiten el manejo eficiente de múltiples señales a través de un único canal y viceversa que son esenciales en la optimización de recursos y en la reducción de costos en sistemas electrónicos. Se presentan diversas aplicaciones prácticas y su implementación por medio de ejercicios que ilustran cómo estos dispositivos permiten la selección y distribución de datos optimizando la gestión de los recursos en sistemas digitales.

• Capítulo 3: Otros dispositivos:
• En este capítulo se abordan diversos componentes fundamentales en la Electrónica Digital y claves en la toma de decisiones y en el control de flujo de datos. Dispositivos como: Comparadores de Magnitudes, utilizados en la evaluación de señales lógicas; Generadores de Paridad, empleados en la transmisión y detección de errores para aseguran la integridad de los datos; Latches (biestables), para el almacenamiento de datos; dispositivos de Tres Estados (tri-state), que permiten la interconexión eficiente de circuitos; dispositivos con Colectores Abiertos, usados en diversas configuraciones de interfaz, y Schmitt Trigger, esencial para el acondicionamiento de señales. Cada tema se presenta con ejemplos que demuestran su aplicación práctica.

Al final del libro, tendrás 15 ejemplos resueltos que integran varios temas de la Electrónica Digital abordados en los dos volúmenes del libro. Estos ejemplos están diseñados con el fin de consolidar tu conocimiento, demostrando cómo los diferentes elementos interactúan y se complementan en situaciones reales. Además, se incluyen Tablas de Anexos con información clave para el diseño como las hojas de datos con las especificaciones técnicas de varios dispositivos, símbolos estándar, subfamilias, sufijos y los principales tipos de encapsulados.

Esta segunda parte es una herramienta didáctica práctica para cualquier estudiante o profesional que desee profundizar y fortalecer su comprensión y habilidades en Electrónica Digital mediante la práctica activa y la resolución de problemas.

Deseo que los dos volúmenes que comprenden este libro, también despierten su curiosidad y pasión por este Mundo de la Electrónica Digital.

¡Adelante, y que disfrutes de la lectura, los ejemplos y los retos de los ejercicios propuestos; ¡practica!

Oscar Ignacio Botero Henao
Autor

Codificación y Decodificación es el proceso de asignar a cada entrada una combinación única de bits.

• Codificar (Encoder): 2ⁿ entradas y n salidas. Las filas de las entradas van a tener un solo dato que cambia y en la salida aparece un código asignado a esas entradas.
$$ \boldsymbol {Entradas \gt Salidas} $$

• Decodificar (Decoder): n salidas y 2ⁿ salidas. Cada salida se activa como respuesta a un código de entrada único.
$$ \boldsymbol{Entradas \lt Salidas} $$

Codificar (Encoder)

★ Caso 1:

• Se diseña la tabla de verdad:

• Funciones lógicas para cada salida:

• Minterm (Σ):

• Maxterm (∏):

• Implementación de los circuitos combinacionales:
• Minterm (Σ):

• Maxterm (∏):

Repositorio en Github (Ejemplo_1-1-1.dsn) con el archivo de la simulación con Proteus v7.8 y en Github (Ejemplo_1-1-1.txt) el archivo de simulación con el "Constructor Virtual sobre Protoboards y Simulador de Circuitos Digitales"

★ Caso 2:

• La tabla de verdad:

• Funciones lógicas para cada salida:
• Minterm (Σ):

• Maxterm (∏):

• Implementación de los circuitos combinacionales:
• Minterm (Σ):

• Maxterm (∏):

Repositorio en Github (Ejemplo_1-1-2.dsn) con el archivo de la simulación con Proteus v7.8

★ Caso 3:

• La tabla de verdad:

• Funciones lógicas para cada salida:
• Minterm (Σ):

• Maxterm (Σ):

• Implementación del circuito combinacional:

Repositorio en Github (Ejemplo_1-1-3.dsn) con el archivo de la simulación con Proteus v7.8

Decodificar (Decoder)

★ Ejemplo 1:

• Se diseña la tabla de verdad:

• Las funciones lógicas de cada salida son:

• La implementación del circuito combinacional:

Repositorio en Github (Ejemplo_1-2-1.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 2:

• Diseño de la tabla de verdad:

• Funciones lógicas para cada salida:
• Minterm (Σ):

• Maxterm (∏):

• Implementación de los circuitos combinacionales:
• Minterm (Σ):

• Maxterm (∏):

Repositorio en Github (Ejemplo_1-2-2.dsn) con el archivo de la simulación con Proteus v7.8

Ejercicios propuestos con respuestas

★ Ejercicio 1:

• Tabla de verdad:

• Funciones lógicas para cada salida:
• Minterm (Σ):

★ Ejercicio 2:

• Tabla de verdad del Decodificador:

• Funciones lógicas para el circuito Decodificador:

★ Ejercicio 3:

Con base en la siguiente tabla de verdad para un circuito Codificador (Encoder), diseñe el circuito combinacional y luego invierta la tabla (las 8 entradas pasan a ser las salidas y viceversa) y diseñe el Decodificador (Decoder); finalmente, conecte ambos circuitos y mediante un software de simulación electrónica verifique su funcionamiento.

• Diagrama general del sistema:

• Funciones lógicas para el Codificador:

• Tabla de verdad del Decodificador:

• Funciones lógicas para el Decodificador:

★ Ejercicio 4:

• Tabla de verdad del Codificador de las Unidades:

• Tabla de verdad del Codificador de las Decenas:

• Funciones lógicas del Codificador de las Unidades:

• Funciones lógicas del Codificador de las Decenas:

★ Ejercicio 5:

• Tabla de verdad para el Codificador de Decimal a Gray:

• Funciones lógicas para el Codificador:

★ Ejercicio 6:

• Tabla de verdad para el Decodificador de Gray a Decimal:

• Funciones lógicas para el Decodificador:

Repositorio en Github (Ejercicio 1.3.1-Codificador, Ejercicio 1.3.2-Decodificador, Ejercicio 1.3.3-Encoder-Decoder, Ejercicio_1-3-4-Codificador con pulsadores, Ejercicio 1.3.5-Codificador Gray, Ejercicio 1.3.6-Decodificador Gray) con los archivos de las simulaciones con Proteus v7.8. y Github (Ejercicio_1-3-4_Codificador con Pulsadores.txt) con el archivo de la simulación con el "Constructor Virtual sobre Protoboards y Simulador de Circuitos Digitales"

Ayudas y Complementos

Videos

Video explicativo: Conversores de códigos Gray y Binario natural, Circuito Combinacional - Solución y Simulación, en el canal de YouTube de Oscar Botero @oscarboterohenao

Objetos Interactivos

Haga clic sobre la imagen para abrir el objeto interactivo:

Simulaciones

Repositorio en Github con los archivos de las simulaciones con Proteus v7.8 y del Constructor Virtual sobre Protoboards y Simulador de Circuitos Digitales

➤ Para ejecutar la aplicación "LogicsSandbox" dar clic en el siguiente ícono:

➤ Aplicación para simular circuitos digitales, "Constructor Virtual sobre Protoboards y Simulador de Circuitos Digitales" del Ing. Arturo Javier Miguel del Prieto Paz; haz clic en el ícono para descargarlo:

Un Multiplexor (MUX) es un circuito combinacional al que entran varios canales de datos, y sólo salen los datos del canal que se haya seleccionado. Es decir, que es un circuito que nos permite SELECCIONAR que datos pasan a través de dicho componente. Es la versión Electrónica de un conmutador rotatorio o llave selectora.

Un Demultiplexor (DEMUX) es un circuito combinacional que permite tomar el dato en la entrada y de las líneas de control de selección, SELECCIONAR por cual salida entregarlo. Los Demux funcionan de forma contraria a los Mux.

Estos dispositivos son utilizados en sistemas para la transmisión de datos, distribuyendo y separando las señales de manera más eficiente.

• Los Multiplexores se clasifican en: 2:1 (1 línea selectora), 4:1 (2 líneas selectoras), 8:1 (3 líneas selectoras) y 16:1 (4 líneas selectoras).
• Los Demultiplexores se clasifican en: 1:2 (1 línea selectora), 1:4 (2 líneas selectoras), 1:8 (3 líneas selectoras) y 1:16 (4 líneas selectoras).

Referencias Comerciales

Multiplexor (MUX)

★ Ejemplo 1:

Se requieren inicialmente 2 MUX de 8 canales de entrada cada uno conformando el primer nivel (la misma columna) y de esta forma completar las 16 entradas que solicita el enunciado. Para estos 2 MUX se unen las 2 líneas selectoras S0, las 2 líneas S1 y las 2 líneas S2, ya que pertenecen al mismo nivel (la misma columna). Donde S0 es el LSB (Bit Menos Significativo) y S2 el MSB (Bit Más Significativo).

• Diagrama circuital del primer nivel de los MUX:

Las 2 salidas de los MUX anteriores se conectan un tercer MUX para obtener una sola salida. De este MUX de 8 entradas solo se requieren utilizar 2 entradas, de las 3 líneas selectoras se requiere solo la línea S0 (LSB) y la terminal de salida, que equivale a la salida general del circuito.

• Diagrama circuital completo (Ex= entradas no asignadas, Sx= selector no asignado):

Para verificar el circuito completo, imaginemos que se requiere seleccionar el dato de la entrada 13 (E13) y transferirlo a la salida del circuito:

• Paso 1: el número 13_d equivale a 1101_b. Para seleccionar la entrada 13, se les asigna a las líneas de selección el código binario: S3 ='1', S2 ='1', S1 ='0' y S0 ='1'.

• Paso 2: como S0 ='1', S1 ='0' y S2 ='1' que equivale al número 5_d, selecciona la entrada 5 de cada MUX (E5 y E13) y los datos son transferidos a sus respectivas salidas.

• Paso 3: las dos salidas se conectan a las 2 entradas del tercer MUX y por medio de la línea selectora S0 que equivale a la S3 del bloque general y que se encuentra en '1' lógico, selecciona la entrada 1 (E1), siendo esta la que proviene de la entrada E13 y es transferida a la salida.

• El circuito integrado utilizado para la simulación es el 74151 y el plano esquemático es:

Repositorio en Github (Ejemplo_2-1-1.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 2:

Se requieren inicialmente 4 MUX de 4 canales de entrada cada uno conformando el primer nivel (la misma columna) y de esta forma completar las 16 entradas que solicita el enunciado.

• Diagrama circuital del primer nivel:

En estos 4 MUX se unen las 4 líneas selectoras S0 y las 4 líneas S1, ya que pertenecen al mismo nivel (la misma columna). Donde S0 es el LSB (Bit Menos Significativo) y S1 el MSB (Bit Más Significativo).

• Diagrama completo del circuito:

Como se tienen 4 salidas, se requiere un quinto MUX de 4 entradas para obtener una sola salida. De este MUX se utilizan las 4 entradas, las 2 líneas selectoras: la línea S0 (LSB) y la línea S1 (MSB) y la terminal de salida, que equivale a la salida general del circuito.

Para verificar el circuito completo, imaginemos que se requiere seleccionar el dato de la entrada 13 (E13) y transferirlo a la salida del circuito:

• Paso 1: el número 13_d equivale a 1101_b. Para seleccionar la entrada 13, se les asigna a las líneas de selección el código binario: S3 ='1', S2 ='1', S1 ='0' y S0='1'.

• Paso 2: como S0 ='1' y S1 ='0' que equivale al número 1_d, selecciona la entrada 1 de cada MUX (E1, E5, E9 y E13) y los datos son transferidos a sus respectivas salidas.

• Paso 3: las 4 salidas se conectan a las 4 entradas del quinto MUX y por medio de las líneas selectoras S0 que equivale a la S2 y S1 que equivale a S3 del bloque general y que se encuentran ambas en '1' lógicos, selecciona la entrada 3 (E3), siendo esta la que proviene de la entrada E13 y es transferida a la salida como se observa en la figura.

• El circuito integrado utilizado para la simulación es el 74153 y el plano esquemático es:

Repositorio en Github (Ejemplo_2-2-2.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 3:

Se observa que la función es una expresión dada por Minterm (SOP) a la cual se le hallan las salidas que cumplan cada uno de los términos y se diseña la tabla de verdad completa:

Las variables $B$ y $C$ son las que controlan las dos líneas de Selección del MUX de 4 entradas y por ello se analiza en la tabla de verdad cada par de combinaciones en que estas variables son iguales:

• E0 = '0': para la combinación lógica donde $B$ y $C$ = '0' (fondo amarillo), la Salida siempre toma el valor de '0' independiente del valor que tenga la variable $A$
• E1 = $A$: para la combinación lógica donde $B$ = '1' y $C$ = '0' (fondo azul), la Salida toma el valor que tiene la variable $A$
• E2 = '1': para la combinación lógica donde $B$ = '0' y $C$ = '1' (fondo rojo), la Salida siempre toma el valor de '1' independiente del valor que tenga la variable $A$
• E3 = '0': para la combinación lógica donde $B$ y $C$ = '1' (fondo verde), la Salida siempre toma el valor de '0' independiente del valor que tenga la variable $A$

• Diagrama en bloques del circuito:

• Circuito simulado con el software Proteus:

Repositorio en Github (Ejemplo_2-2-3.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 4:

La función es una expresión dada por Minterm (SOP) a la cual se le hallan las salidas que cumplan cada uno de los términos y se diseña la tabla de verdad completa:

Las variables $D$, $B$ y $C$ son las que controlan las tres líneas de Selección del MUX de 8 entradas y por ello se analiza en la tabla de verdad cada par de combinaciones en que estas variables son iguales

• E0 = '0': para la combinación lógica donde $B$, $C$ y $D$ = '0' (fondo amarillo), la Salida siempre toma el valor de '0' independiente del valor que tenga la variable $A$.

• E1 = $\overline A$: para la combinación lógica donde $B$ = '1', $C$ = '0' y $D$ = '0' (fondo azul), la Salida toma el valor que tiene la variable $A$ pero negada

• E2 = '0': para la combinación lógica donde $B$ = '0', $C$ = '1' y $D$ = '0' (fondo rojo), la Salida siempre toma el valor de '0' independiente del valor que tenga la variable $A$
• E3 = '1': para la combinación lógica donde $B$ y $C$ = '1' y $D$ = '0' (fondo verde), la Salida siempre toma el valor de '1' independiente del valor que tenga la variable $A$

• E4 = '1': para la combinación lógica donde $B$ y $C$ = '0' y $D$ = '1' (fondo blanco), la Salida siempre toma el valor de '1' independiente del valor que tenga la variable $A$
• E5 = $\overline A$: para la combinación lógica donde $B$ y $D$ = '1' y $C$ = '0' (fondo lila), la Salida toma el valor que tiene la variable $A$ pero negada
• E6 = $\overline A$: para la combinación lógica donde $B$ = '0', $C$ y $D$ = '1' (fondo café), la Salida toma el valor que tiene la variable $A$ pero negada
• E7 = $A$: para la combinación lógica donde $B$, $C$ y $D$ = '1' (fondo fucsia), la Salida toma el valor que tiene la variable $A$

• Diagrama en bloques del circuito:

• Circuito simulado con el software Proteus:

Repositorio en Github (Ejemplo_2-2-4.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 5:

Inicialmente, se diseña una tabla de verdad con la información entregada en el enunciado. Como no existen los meses: 0, 13, 14 y 15 se les asigna en la salida una 'X' que representa un estado de indiferencia.

Las variables 'D', 'B' y 'C' son las que controlan las tres líneas de Selección del MUX de 8 entradas y por ello se analizan en la tabla de verdad cada par de combinaciones en que estas variables son iguales.

• Tabla de verdad completa:

• E0 = '1': para la combinación lógica donde $B$, $C$ y $D$ = '0' (fondo amarillo), la Salida toma el valor de '1' ya que la otra combinación es indiferente ($X$)
• E1 = $A$: para la combinación lógica donde $B$ = '1', $C$ y $D$ = '0' (fondo azul), la Salida toma el valor que tiene la variable $A$
• E2 = $A$: para la combinación lógica donde $B$ y $D$ = '0', $C$ = '1' (fondo rojo), la Salida toma el valor que tiene la variable $A$
• E3 = $A$: para la combinación lógica donde $B$ y $C$ = '1', $D$ = '0' (fondo verde), la Salida toma el valor que tiene la variable $A$
• E4 = $\overline A$: para la combinación lógica donde $B$ y $C$ = '0' y $D$ = '1' (fondo blanco), la Salida toma el valor que tiene la variable $A$ pero negada

• E5 = $\overline A$: para la combinación lógica donde $B$ y $D$ = '1' y $C$ = '0' (fondo lila), la Salida toma el valor que tiene la variable $A$ pero negada
• E6 = '1': para la combinación lógica donde $B$ = '0', $C$ y $D$ = '1' (fondo café), la Salida toma el valor de '1' ya que la otra combinación es indiferente ($X$)
• E7= 'X': para la combinación lógica donde $B$, $C$ y $D$ = '1' (fondo fucsia), la Salida es indiferente del valor que tome

• Circuito simulado con el software Proteus:

Repositorio en Github (Ejemplo_2-2-5.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 6:

Con base en el siguiente esquema del circuito Multiplexor de 4 canales, donde la variable 'A' es el LSB y la variable 'C' es el MSB. Hallar la tabla de verdad completa, su función lógica y verificar la solución con un software de simulación electrónica.

• Inicialmente se diseña la tabla con las combinaciones de las variables de entrada teniendo en cuenta que el orden es: $A$= LSB y $C$= MSB. Del esquema se toman los datos de cada entrada al MUX y de las líneas de control y estos se ubican en las salidas correspondientes.

• Por ejemplo: para la primera combinación de la tabla, las líneas de control están en S0='0' y S1='0', la variable $A$ está en '0' y luego en '1' y como E0 vale $A$ en las salidas se colocan los mismos valores de la variable $A$.

• La tabla de verdad completa es:

• La función lógica solucionada por Maxterm (∏) es:

• Imagen de la simulación:

Repositorio en Github (Ejemplo_2-2-6.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 7:

• El diagrama en bloque consta de 4 entradas, 4 salidas y sus 2 líneas de selección:

• Se diseña la tabla de verdad:

• Cada salida Y se obtiene de cada Multiplexor de 4 canales, donde se unen las líneas de selección S0 y S1, el diagrama sería el siguiente:

• Imagen de la simulación en Proteus:

Repositorio en Github (Ejemplo_2-2-7.dsn) con el archivo de la simulación con Proteus v7.8

Demultiplexor (DEMUX)

Los circuitos internos de un Demultiplexor (DEMUX) y un Decodificador (DECODER) son iguales, solo difieren en los nombres de algunas terminales, en el DEMUX: líneas de selección y entrada, en el DECODER: líneas de dirección y habilitador (Enable=E).

★ Ejemplo 1:

De las 8 salidas del primer DEMUX solo se utilizarán 2 y de las 3 líneas selectoras se empleará sola la Sel0 (LSB) que equivale a la línea selectora de mayor peso (MSB) en las "LÍNEAS DE CONTROL GENERAL" como se observa en la siguiente figura.

• Diagrama circuital del primer nivel:

Las 2 salidas son conectadas a las entradas de 2 DEMUX de 8 canales de salida cada uno, que conforman el segundo nivel (la misma columna), completando las 16 salidas que solicita el enunciado. Para estos 2 DEMUX se unen las 2 líneas selectoras Sel0, las 2 líneas Sel1 y las 2 líneas Sel2, que son equivalentes respectivamente a las líneas selectoras Sel0, Sel1 y Sel2 de las "LÍNEAS DE CONTROL GENERAL" como se observa en la siguiente figura.

Para verificar el circuito completo, imaginemos que se requiere que el dato de entrada sea transferido a la salida 13 (S13):

• Paso 1: el número 13_d equivale al código 1101_b; por ello, los niveles lógicos de las líneas selectoras generales son: Sel3 ='1', Sel2 ='1', Sel1 ='0' y Sel0='1'; como Sel3 tiene un '1' lógico transfiere el dato de entrada a la salida S1 del primer DEMUX, como se indica en la figura.

• Paso 2: las otras líneas de selección Sel2 ='1', Sel1 ='0' y Sel0='1', se seleccionan la salida 5 de cada DEMUX del segundo nivel (S5 y S13), pero es el DEMUX inferior el que tiene el dato de la entrada, el cual es transferido a la salida S13 del circuito.

• El circuito integrado utilizado para la simulación es el 74HC238 y el plano esquemático es:
• La implementación también se puede realizar con el circuito integrado 74138, pero su salida es activa en Bajo.

Repositorio en Github (Ejemplo_2-3-1.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 2:

El primer nivel está conformado por un DEMUX de 4 canales de salida y 2 líneas selectoras de control, siendo la línea Sel0 la del LSB y la línea Sel1 la del MSB que a su vez son equivalentes respectivamente a las líneas selectoras Sel2 y Sel3 de las "LÍNEAS DE CONTROL GENERAL" como se observa en la siguiente figura.

• Diagrama circuital del primer nivel:

Las 4 salidas son conectadas a las entradas de 4 DEMUX de 4 canales de salida cada uno que conforman el segundo nivel (la misma columna), completando así las 16 salidas que solicita el enunciado. Para estos 4 DEMUX se unen las 4 líneas selectoras Sel0 y las 4 líneas Sel1, que son equivalentes respectivamente a las líneas selectoras Sel0 y Sel1 de las "LÍNEAS DE CONTROL GENERAL" como se observa en la siguiente figura.

Para verificar el circuito completo, imaginemos que se requiere que el dato de entrada sea transferido a la salida 13 (S13):

• Paso 1: el número 13_d equivale al código 1101_b; que corresponden a los niveles lógicos de las líneas selectoras generales: Sel3 ='1', Sel2 ='1', Sel1 ='0' y Sel0='1'; como Sel2 y Sel3 tienen un '1' lógico se transfiere el dato de la entrada a la salida S3 del primer DEMUX, como se indica en la figura.

• Paso 2: las otras líneas de selección Sel0 ='1' y Sel2 ='0', se seleccionan las salidas S1 de cada DEMUX del segundo nivel que equivalen a S1, S5, S9 y S13, pero es el DEMUX inferior el que tiene el dato de la entrada general, el cual es transferido a la salida S13 del circuito.

• El circuito integrado utilizado para la simulación es el 74139, teniendo presente que la salida es en nivel Bajo. Plano esquemático:
• La implementación también se puede realizar con el circuito integrado 74HC238, utilizando solo 4 salidas de las 8 que tiene y de las 3 líneas de control usar solo 2.

Repositorio en Github (Ejemplo_2-3-2.dsn) con el archivo de la simulación con Proteus v7.8

Ejercicios propuestos con respuestas

★ Ejercicio 1:

• Diagrama en bloques de la solución:

★ Ejercicio 2:

• Diagrama en bloques de la solución:

La simulación se puede realizar con el circuito integrado 74153 que contiene 2 MUX de 4 canales activos en nivel alto, pero utilizando solo 2 canales y 1 línea de selección.

★ Ejercicio 3:

• Diagrama en bloques de la solución:

La simulación se puede realizar con el circuito integrado 74153 que contiene 2 MUX de 4 canales activos en nivel alto.

★ Ejercicio 4:

• Diagrama en bloques de la solución:

Secuencia Fibonacci = 0,1,1,2,3,5,8,13...

La simulación se puede realizar con el circuito integrado 74151

Repositorio en Github (Ejercicio_2-4-4.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejercicio 5:

La simulación se puede realizar con el circuito integrado 4053

• Diagrama en bloques de la solución:

★ Ejercicio 6:

• Tabla de verdad completa:

• Función lógica:

Repositorio en Github (Ejercicio_2-4-6.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejercicio 7:

Con base en el siguiente esquema del circuito que consta de un Multiplexor de 4 canales, donde la variable 'A' es el LSB y la variable 'C' es el MSB. Hallar la tabla de verdad completa, su función Lógica y finalmente, verificar la solución con un software de simulación electrónica

• Tabla de verdad completa:

• Función lógica:

Repositorio en Github (Ejercicio_2-4-7.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejercicio 8:

Con base en el siguiente mapa de Karnaugh, donde la variable 'A' es el LSB y la variable 'C' es el MSB. Dibujar el diagrama esquemático con MUX de 4 canales y de 8 canales y hallar la tabla de verdad completa y la función lógica; finalmente, verificar la solución con un software de simulación electrónica.

• Diagrama esquemático con MUX de 4 canales:

• Diagrama esquemático con MUX de 8 canales:

• Tabla de verdad completa:

• Función lógica:

Repositorio en Github (Ejercicio_2-4-8.dsn) con el archivo de la simulación con Proteus v7.8

Ayudas y Complementos

Videos

Video explicativo: Multiplexores y Demultiplexores, Circuitos Combinacionales - Soluciones, en el canal de YouTube de Oscar Botero @oscarboterohenao

Video explicativo: Multiplexores y Demultiplexores, Circuitos Combinacionales - Simulaciones, en el canal de YouTube de Oscar Botero @oscarboterohenao

Objetos Interactivos

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Cuestionario:

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Simulaciones

Repositorio en Github con los archivos de las simulaciones de este capítulo con Proteus v7.8

• El comparador digital es un circuito combinacional que consiste en comparar las magnitudes de dos cantidades binarias de n bits cada uno (A y B) y genera tres resultados en su salida: $A \gt B$, $A=B$ o $A \lt B$.

• El comparador más básico es la compuerta lógica XOR:
• Cuando las entradas son iguales la salida es '0'

• Cuando las entradas son diferentes la salida es '1'

Comparador de magnitudes

★ Ejemplo 1:

• Elaboración de la tabla de verdad:

• Se bajan los datos de la tabla de verdad al mapa de Karnaugh de 4 variables (A1, A2, B1 y B2):

• Las funciones Booleanas obtenidas del mapa de Karnaugh son:
$$ \boldsymbol{Sal= \textcolor {blue} {(\overline {A1} \times \overline{A2} \times \overline{B1} \times \overline{B2})}+ \textcolor {fuchsia} {(\overline{A1} \times {A2} \times \overline{B1} \times {B2})}}$$ $$ \boldsymbol {+{\textcolor {red}{({A1} \times {A2} \times {B1} \times {B2})}+ \textcolor {green} {({A1} \times \overline {A2} \times {B1} \times \overline {B2})}}} $$
• Aplicando Álgebra Booleana: se sacan términos comunes de los 2 primeros minterms:
$$ \boldsymbol {(\overline {A1} \, \overline {B1}) \times \lbrack {\overline {A2} \, \overline {B2}} + {A2 \, B2} \rbrack} $$
• Aplicando Álgebra Booleana: se sacan términos comunes de los 2 últimos minterms:
$$ \boldsymbol {({A1} \, {B1}) \times \lbrack {{A2} \, {B2}} + {\overline {A2} \, \overline {B2}} \rbrack} $$
• La función completa:
$$ \boldsymbol {(\overline {A1} \, \overline {B1}) \times \lbrack {\overline {A2} \, \overline {B2}} + {A2 \, B2} \rbrack + ({A1} \, {B1}) \times \lbrack {{A2} \, {B2}} + {\overline {A2} \, \overline {B2}} \rbrack}$$
• Los paréntesis segundo y cuarto corresponden a la función lógica de la compuerta lógica XNOR:
$$ \boldsymbol {Sal=(\overline {A1} \, \overline {B1}) \times \lbrack {\overline {{A2 \oplus} {B2}}} \rbrack + ({A1} \, {B1}) \times \lbrack {\overline {{A2 \oplus} {B2}}} \rbrack}$$
• De la función se saca de factor común el termino $ \lbrack \overline {{A2} \oplus {B2}} \rbrack $:
$$ \boldsymbol {Sal= \lbrack \overline {{A2} \oplus {B2}} \rbrack \{(\overline {A1} \, \overline {B1})+ ({A1} \, {B1}) \}} $$

• El término incluido en las llaves { } corresponde a la función lógica de una compuerta XNOR:
$$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ Sal= \lbrack \overline {{A2} \oplus {B2}} \rbrack \times {(\overline {{A1} \oplus {B1}})} $}}}} $$

• La función resultante contiene dos compuertas XNOR y el enunciado del ejemplo dice que se debe diseñar con compuertas XOR, para ello se implementa la equivalencia por medio de una compuerta XOR y en su salida se conecta una compuerta NOT, tal como se observa en la siguiente figura:

• En la imagen del circuito simulado con Proteus se observa que el dato en la Entrada A es: $ 01_b = 1_d$ y en la Entrada B es: $ 01_b = 1_d$, activando la salida $ A = B $:

• Otra forma de solucionar es aplicando la ley de Morgan a la función resultante:
$$ \boldsymbol{Sal= (\overline {{A2} \oplus {B2}}) \times {(\overline {A1 \oplus {B1}})}} $$ $$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ {Sal= \overline {({A2} \oplus {B2})+(A1 \oplus {B1})}} $}}}} $$
• En la imagen del circuito simulado con Proteus se observa que el dato en la Entrada A es: $ 01_b = 1_d$ y en la Entrada B es: $ 01_b = 1_d$, activando la salida $ A = B $:

Repositorio en Github (Ejemplo_3-1-1.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 2:

• La tabla de verdad completa:

• Se descarga la información a los mapas de Karnaugh respectivos y se simplifican obteniendo las siguientes funciones Booleanas:

• Las funciones lógicas respectivas son:
$$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ A \lt B = (\overline {A2} \times {B2}) + (\overline {A1} \times \overline {A2} \times {B1}) + (\overline {A1} \times {B1} \times {B2}) $}}}} $$
$$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ A \gt B = (A2 \times \overline {B2}) + ({A1} \times {A2} \times \overline {B1}) + ({A1} \times \overline {B1} \times \overline {B2}) $}}}} $$
• La función de $A=B$ se solucionó y se simplificó con álgebra Booleana en el ejemplo 1 de este capítulo y es:
$$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ (A=B) = \lbrack \overline {{A2} \oplus {B2}} \rbrack \times {(\overline {{A1} \oplus {B1}})} $}}}} $$

• En la imagen del circuito simulado con Proteus se observa que el dato en la Entrada A es: $ 11_b = 3_d$ y en la Entrada B es: $ 01_b = 1_d$, activando la salida $ A \gt B $:

Repositorio en Github (Ejemplo_3-1-2.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 3:

• La implementación se realiza conectando 2 circuitos integrados referencia 74LS85 en cascada, cuyo diagrama en bloques es:

• Caso 1 $ \boldsymbol {\textcolor {red} {(A \gt B)}}$: en la primera imagen se observa que el dato en la Entrada A es: $ 1111 \space 1111_b = 255_d $ y en la Entrada B es: $ 1111 \space 1110_b = 254_d $, activando la salida $ A \gt B $:
• Caso 2 $ \boldsymbol {\textcolor {red} {(A = B)}}$: en la segunda imagen se observa que el dato en la Entrada A es: $1111 \space 1111_b = 255_d $ y en la Entrada B es: $ 1111 \space 1111_b = 255_d $, activando la salida $ A = B $:
• Caso 3 $ \boldsymbol {\textcolor {red} {(A \lt B)}}$: en la tercera imagen se observa que el dato en la Entrada A es: $ 1111 \space 1110_b = 254_d $ y en la Entrada B es: $ 1111 \space 1111_b = 255_d $, activando la salida $ A \lt B $:

Repositorio en Github (Ejemplo_3-1-3.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 4:

• Utilizando las entradas de expansión del circuito integrado, se comparan los 2 Bits Menos Significativos (LSB) de cada número, donde el resultado tendrá que ser Mayor, Igual o Menor.
• En caso de ser diferentes los 2 bits la salida nunca podrá ser la de $ A=B $, podrá ser la de $A \lt B$ o la de $A \gt B$. Ver tabla de verdad del circuito integrado.
• Caso 1 $ \boldsymbol {\textcolor {red} {(A1 \gt B1)}}$: en la imagen se observan los datos: $ A= 1111 \space 1 $ y $ B= 1111 \space 0 $, donde se activa la respuesta $A \gt B$ :

• Caso 2 $ \boldsymbol {\textcolor {red} {(A1 = B1)}}$: en la imagen se observan los datos: $ A= 1111 \space 1 $ y $ B=1111 \space 1 $, donde se activa la respuesta $A = B$ :

• Caso 3 $ \boldsymbol {\textcolor {red} {(A1 \lt B1)}}$: en la imagen se observan los datos: $ A= 1111 \space 0 $ y $ B=1111 \space 1 $, donde se activa la respuesta $A \lt B$ :

Repositorio en Github (Ejemplo_3-1-4.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 5:

• Diseñar la tabla de verdad para el comparador de los 2 bits LSB:

• El mapa de Karnaugh para la salida $ A=B $ es:

• Los mapas para las otras 2 salidas contienen 1 ISLA, lo que es equivalente al leer el Minterm en cada salida.
• Las funciones lógicas obtenidas son:
$$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ (A \lt B) = \overline {A1} \times {B1} $}}}} $$ $$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ (A = B) = (\overline {A1} \times \overline {B1}) + (A1 \times B1) = \overline {( {A1} \oplus {B1})} $}}}} $$ $$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ (A \gt B) = {A1} \times \overline {B1} $}}}} $$
• Los circuitos del comparador de los 2 bits LSB son:

• Caso 1 $ \boldsymbol {\textcolor {red} {(A1 \gt B1)}}$: en la imagen se observan los datos: $ A= 1111 \space 1 $ y $ B= 1111 \space 0 $, donde se activa la respuesta $A \gt B.$
• Caso 2 $ \boldsymbol {\textcolor {red} {(A1 = B1)}}$: en la imagen se observan los datos: $ A= 1111 \space 1 $ y $ B=1111 \space 1 $, donde se activa la respuesta $A = B.$
• Caso 3 $ \boldsymbol {\textcolor {red} {(A1 \lt B1)}}$: en la imagen se observan los datos: $ A= 1111 \space 0 $ y $ B=1111 \space 1 $, donde se activa la respuesta $A \lt B.$

Repositorio en Github (Ejemplo_3-1-5.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 6:

• Para los 2 primeros circuitos integrados se utilizan las terminales de expansión $ \boldsymbol {I_{A \gt B}} $ para $ \boldsymbol {A1,A6} $; $ \boldsymbol {I_{A \lt B}} $ para $ \boldsymbol{B1,B6} $ y la entrada $ \boldsymbol{I_{A = B}} $ se conecta a tierra (ver la tabla de verdad del integrado). Las salidas $ \boldsymbol{A = B} $ de cada integrado

no se utilizan, esto quiere decir que el valor de los 10 primeros bits SOLO puede ser MAYOR o MENOR.

• Para el tercer y último circuito integrado:
• Por la entrada del LSB de $\boldsymbol {A}$ (pin 10) se ingresa el dato de la salida $ \boldsymbol{(A \gt B)}$ del primer circuito integrado y por la siguiente entrada de $\boldsymbol {A}$ (pin 12) se ingresa el dato de la salida $ \boldsymbol{(A \gt B)}$ del segundo circuito integrado.
• Por la entrada del LSB de $\boldsymbol {B}$ (pin 9) se ingresa el dato de la salida $ \boldsymbol{(A \lt B)}$ del primer circuito integrado y por la siguiente entrada de $\boldsymbol {B}$ (pin 11) se ingresa el dato de la salida $ \boldsymbol{(A \lt B)}$ del segundo circuito integrado.

• Las demás entradas de $\boldsymbol {A \space y \space B}$ se utilizan como los bits de datos 11 y 12 respectivamente.
• En las entradas de expansión, hay que garantizar un nivel alto en la entrada $\boldsymbol{I_{A = B}}$ según la tabla de verdad.

Repositorio en Github (Ejemplo_3-1-6.dsn) con el archivo de la simulación con Proteus v7.8

Generador de Paridad y Detector de Error

• Al transmitir datos digitales de un lugar a otro, se pueden producir errores como el cambio de estado de uno o varios bits en la información, debido al ruido eléctrico o problemas de funcionamiento de los componentes del sistema; aunque la probabilidad es muy pequeña.
• En un código de datos, un bit de paridad indica si el número de '1s' es PAR o IMPAR y de esta forma detectar si se presentan errores.

• Descartando los Acarreos:
• La suma de un número PAR de UNOS siempre es '0'.
• La suma de un número IMPAR de UNOS siempre es '1'.

★ Ejemplo 1:

Diseñar el circuito Generador de Paridad y el Detector de Errores para la siguiente tabla de verdad. Simular y verificar el funcionamiento:

• Se completa la tabla de verdad, generando en las salidas correspondientes (Xp, Xi) el valor del bit de PARIDAD:
• Para un sistema de Paridad PAR si la suma de '1s' da PAR, NO requiere agregar un '1' para completar la paridad PAR (ajuste). Si la suma de '1s' da IMPAR, requiere agregar un '1' para completar la paridad PAR (ajuste).
• Para un sistema de Paridad IMPAR si la suma de '1s' da IMPAR, NO requiere agregar un '1' para completar la paridad IMPAR (ajuste). Si la suma de '1s' da PAR, requiere agregar un '1' para completar la paridad IMPAR (ajuste).

• Mapas de Karnaugh:

• Función Booleanas de la Paridad Par (Xp):

$$ \boldsymbol{X_P=\textcolor {red} {(\overline {A1} \times \overline {A2} \times {A3})} + \textcolor {RoyalBlue} {(\overline {A1} \times {A2} \times \overline {A3})} +} $$ $$ \boldsymbol{\textcolor {green} {({A1} \times \overline {A2} \times \overline {A3})} + \textcolor {fuchsia} {({A1} \times {A2} \times {A3})}} $$

• Función Booleanas de la Paridad Impar (Xi):

$$ \boldsymbol{X_I=\textcolor {red} {(\overline {A1} \times \overline {A2} \times \overline {A3})} + \textcolor {RoyalBlue} {(\overline {A1} \times {A2} \times {A3})} +} $$ $$ \boldsymbol{\textcolor {green} {({A1} \times \overline {A2} \times {A3})} + \textcolor {fuchsia} {({A1} \times {A2} \times \overline {A3})}} $$

• Para simplificar Xp, sacar factor común entre el primer y segundo término y entre el tercer y cuarto término:

• Imagen del circuito Xp:

• Para simplificar Xi, sacar factor común entre el primer y segundo término y entre el tercer y cuarto término:

• Imagen del circuito Xi:

• Detector de Errores:
• Si la salida de error es = '0' es porque NO HAY ERROR
• Si la salida de error es = '1' es porque HAY ERROR

Repositorio en Github (Ejemplo_3-2-1.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 2:

• Circuito del Generador de Paridad de 4 bits:

• Se aplican los niveles lógicos de los datos del enunciado a las entradas del generador de paridad (A1, A2, A3 y A4) y se halla el bit de paridad de la salida del circuito. Las respuestas para cada ejercicio son:
1. X = '1'
2. X = '0'
3. X = '0'
4. X = '1'

• Circuito Detector de Error de 4 bits está conectado al circuito del Generador de Paridad para verificar las soluciones a los ejercicios:

Repositorio en Github (Ejemplo_3-2-2.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 3:

• Resultados:
1. E = '0', No hay Error
2. E = '0', No hay Error
3. E = '1', Error
4. E = '1', Error

Repositorio en Github (Ejemplo_3-2-3.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 4:

• Generador de Paridad PAR:
• Si la suma de '1s' en sus entradas es PAR genera en su salida ΣPar='0' ya que NO requiere agregar un '1' para ajustar la PARIDAD PAR.

• Generador de Paridad PAR:
• Si la suma de '1s' en sus entradas es IMPAR genera en su salida ΣPar='1' ya que SI requiere agregar un '1' para ajustar la PARIDAD PAR.

• Generador de Paridad IMPAR:
• Si la suma de '1s' en sus entradas es IMPAR genera en la salida ΣImpar='0' ya que NO requiere agregar un '1' para ajustar la PARIDAD IMPAR.

• Generador de Paridad IMPAR:
• Si la suma de '1s' en sus entradas es PAR genera en la salida ΣImpar='1' ya que SI requiere agregar un '1' para ajustar la PARIDAD IMPAR.

• Detector de Paridad PAR:
• En la siguiente imagen se observa que la suma de '1s' en sus entradas es PAR y el Detector muestra en su salida ΣPar='0' ya que NO presenta ERROR.

• Detector de Paridad PAR con ERROR:
• En la siguiente imagen se observa que la suma de '1s' en sus entradas es PAR pero se simula el cambio del nivel del bit A1='0' el Detector muestra en su salida ΣPar='1' ya que SI presenta ERROR.

La desventaja de este método radica en que solo detecta si se presenta un número impar de errores en la información, si hubiese 2 errores simultáneamente, el Receptor NO DETECTARÁ EL ERROR.

Repositorio en Github (Ejemplo_3-2-4.dsn) con el archivo de la simulación con Proteus v7.8

Latch (Biestables)

• Los Latch son circuitos combinacionales biestables asíncronos (sin reloj), cuya salida cambia en función del estado anterior y el estado actual de sus entradas
• Estos circuitos almacenan 1 bit de datos.

• En el estado de NO CAMBIA conserva el estado anterior (MEMORIZA) y el estado PROHIBIDO no se utiliza ya que ambas salidas están en el mismo estado lógico.

★ Ejemplo 1:

Hallar las señales de salida y sus respectivos estados para cada pulso de entrada para el siguiente Latch:

Verificar los resultados con un simulador electrónico.

• Pulsos de salidas y sus respectivos estados para cada uno de los pulsos de entrada:

★ Ejemplo 2:

Hallar las señales de salida y sus respectivos estados para cada pulso de entrada para el siguiente Latch:

Verificar los resultados con un simulador electrónico.

• Pulsos de salidas y sus respectivos estados para cada uno de los pulsos de entrada:

Repositorio en Github (Ejemplo_3-3.dsn) con el archivo de la simulación con Proteus v7.8

Tri-State

• Un Buffer de Tres Estados (Tri-State) es un dispositivo que tiene tres estados de salida: bajo, alto y abierto o de alta impedancia (High-Z). Este estado desconecta la salida, para evitar conflictos con otros dispositivos que están compartiendo la línea de datos.
• Comercialmente existen dispositivos activos con nivel BAJO, referencia comercial 74LS125 o activos con nivel ALTO referencia comercial 74LS126.

★ Ejemplo 1:

• Buffer activos con nivel BAJO, activa la Salida 1 y la Salida 2 queda abierta o alta impedancia (High-Z).

• Buffer activos con nivel ALTO, la Salida 3 queda abierta o alta impedancia (High-Z) y se activa la Salida 4.

Repositorio en Github (Ejemplo_3-4.dsn) con el archivo de la simulación con Proteus v7.8

Colector Abierto (Open Collector)

• Las compuertas lógicas de Colector Abierto funcionan igual a las compuertas tradicionales, la diferencia se presenta en que la salida está conectada a un transistor tipo NPN donde la terminal del Colector se deja abierto para manejo del usuario.
• Para habilitar el uso de la compuerta se requiere cerrar el circuito, y esto se hace conectando una Resistencia entre el colector y el positivo de la fuente de alimentación; a esta se le llama Resistencia de Pull-Up.
• Se puede utilizar con un voltaje diferente al de la compuerta lógica y por ende manejar más corriente y más voltaje para activar diferentes dispositivos como motores, relevos o diferentes tipos de controles. También se puede utilizar para la implementación de buses de datos.

• Referencias comerciales de algunas compuertas lógicas con salida de Colector Abierto son:

★ Ejemplo 1:

• En la parte superior de la imagen se observa que cuando las compuertas lógicas no tienen la Resistencia Pull-Up tienen sus respectivas salidas en Alta Impedancia y NO funciona correctamente. En la parte inferior de la imagen ya tiene conectadas las resistencias y las compuertas cumplen con las funciones lógicas respectivas:

Repositorio en Github (Ejemplo_3-5-1.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 2:

• Se utiliza una compuerta AND con Colector Abierto que funciona con una alimentación de 5v
• Se coloca una Resistencia de Pul-Up de la alimentación de 5v a la salida de la compuerta lógica y a su vez a la base de un transistor NPN referencia 2N3904.

• El colector del transistor controla el relevo de 12v y su contacto NA alimenta el motor de 24v.
• Estados de las entradas de la compuerta A='1' y B='0' y la salida está en nivel Bajo y el motor está desactivado:

• Estados de las entradas de la compuerta A='1' y B='1' y la salida está en nivel Alto y el motor está activado:

Repositorio en Github (Ejemplo_3-5-2.dsn) con el archivo de la simulación con Proteus v7.8

★ Ejemplo 3:

• Solo una compuerta lógica NOT de Colector Abierto se activa a la vez, en la imagen se observa que es la compuerta de la línea B.

Repositorio en Github (Ejemplo_3-5-3.dsn) con el archivo de la simulación con Proteus v7.8

Schmitt Trigger

• Este tipo de compuertas lógicas se utilizan para convertir señales que tienen ruido o están distorsionadas, en señales digitales bien estructuradas.

• Las compuertas Schmitt-trigger tienen las mismas funciones de las compuertas tradicionales, pero tienen una propiedad especial llamada Histéresis que las inmuniza al ruido entregando a la salida una Señal Cuadrada bien definida.
• La Histéresis es una brecha diferencial entre los cambios de niveles bajo a alto y de alto a bajo, superior a las compuertas tradicionales, las compuertas Schmitt Trigger solo responden cuando los voltajes aplicados superan los valores de umbral.
• Algunas referencias comerciales:

★ Ejemplo 1:

• Se coloca un Diodo Zener de 5.1v referencia 1N4733A para limitar el voltaje de entrada para las compuertas lógicas.
• Imagen de la simulación:

• Imagen del Osciloscopio con las respuestas de las señales de salida (señal azul del Schmitt Trigger bien definida):

★ Ejemplo 2:

• Se coloca un Diodo Zener de 5.1v referencia 1N4733A para limitar el voltaje de entrada para las compuertas lógicas.
• Imagen de la simulación:

• Imagen del Osciloscopio con las respuestas de las señales de salida (señal verde del Schmitt Trigger bien definida):

Repositorio en Github (Ejemplo_3-6-1.dsn),(Ejemplo_3-6-2.dsn) con los archivos de las simulaciones con Proteus v7.8

Ejercicios propuestos con respuestas

★ Ejercicio 1:

• Diagrama en bloques de la solución:

★ Ejercicio 2:

Implementar un comparador de 2 números binarios de 6 bits cada uno, utilizando circuitos combinacionales con compuertas lógicas y con un solo circuito integrado 74LS85 como se observa en el diagrama de la imagen, el sistema contiene tres salidas que indican si el número es $A \lt B$, $A = B$ y $A \gt B$. Simular y verificar su funcionamiento.

• Los ejemplos 2 y 5 de este capítulo sirven como referencia para la solución del ejercicio.

★ Ejercicio 3:

• El ejemplo 6 sirve como referente para la solución.
• El diagrama en bloques de la solución:

★ Ejercicio 4:

Analizar el funcionamiento del siguiente circuito digital, que consta de 3 interruptores para las señales de entrada, un conjunto de compuertas lógicas de tipo normal y Tri-State y un LED para visualizar el estado de la salida del circuito. Obtenga una tabla de verdad y su función lógica que describa el comportamiento del circuito. Simular y verificar su análisis?

• Al analizar el circuito digital se observa que la forma de conexión de los interruptores trabajan con la "Lógica NEGATIVA"; se obtiene la tabla de verdad y luego la función lógica:

★ Ejercicio 5:

Analizar el funcionamiento del siguiente circuito digital, que consta de 2 interruptores para las señales de entrada, un par de compuertas lógicas NOT de Colector Abierto y un LED para visualizar el estado de la salida del circuito. Obtenga una tabla de verdad y su función lógica que describa el comportamiento del circuito?. Simular y verificar su análisis.

• Al analizar el circuito digital se observa que la conexión serie entre el LED y R1 cumplen la función de la resistencia Pull-Up para el circuito, la forma de conexión de los interruptores es para trabajar con "Lógica NEGATIVA". Obtener la tabla de verdad y luego la función lógica:

Ayudas y Complementos

Videos

Objetos Interactivos

Haga clic sobre la imagen para abrir el objeto interactivo:

Cuestionario:

Simulaciones

Repositorio en Github con los archivos de las simulaciones de este capítulo con Proteus v7.8

EA1-Secuencia Up/Down

• Diagrama en bloques:

• Se comienza por hallar la tabla de verdad:

• Se bajan los datos de la tabla a los mapas de Karnaugh para su simplificación, se realiza un mapa para cada salida binaria:

• Simplificación y obtención de las funciones lógicas de cada salida binaria:

• Imagen de la simulación:

Repositorio en Github ("EA1-Secuencia UD.dsn") con el archivo de la simulación con Proteus v7.8

EA2-Tanque de Leche

• Diagrama del sistema:

• Convenciones para el sistema:
• BVa = Bomba Velocidad Alta
• BVb = Bomba Velocidad Baja
• E360 = Electroválvula apertura máxima
• E180 = Electroválvula apertura media
• E30 = Electroválvula apertura mínima
• Al = Alarma auditiva

• Tabla de verdad completa:

• Mapas de Karnaugh para las variables de Entrada (Sensores):

• Funciones lógicas simplificadas de los Sensores:

• Mapas de Karnaugh para la Bomba:

• Funciones lógicas simplificadas de la Bomba:

• Mapas de Karnaugh para la apertura de la Electroválvula:

• Funciones lógicas simplificadas de la Electroválvula:

• Mapas de Karnaugh para la Alarma auditiva:

• Función lógica simplificada de la Alarma auditiva:

• Imagen de la simulación:

Repositorio en Github ("EA2-Tanque de Leche.dsn") con el archivo de la simulación con Proteus v7.8

EA3-Banda Transportadora

• Imagen del sistema:

• Diagrama de tiempos:

• Tabla de verdad del sistema:

Las combinaciones de los números binarios del 5, 6 y 7 no se utilizan en la secuencia de los estados y por seguridad las bandas transportadoras se apagan.

• Mapas de Karnaugh para la secuencia de los estados:

• Funciones lógicas simplificadas de los estados:

• Mapas de Karnaugh para las Bandas Transportadoras:

• Funciones lógicas simplificadas de las Bandas Transportadoras:

• Mapa de Karnaugh para el Émbolo:

• Función lógica simplificada del Émbolo:

• Imagen de la simulación:

Repositorio en Github ("EA3-Bandas Transportadoras.dsn") con el archivo de la simulación con Proteus v7.8

EA4-Sistema con varios Bloques

➤ BLOQUE W

• Se inicia con el diseño de la tabla, colocando las variables de Entrada $\bm{''A \,, B,\,C''}$ de la función, con todas las combinaciones de valores binarios posibles.

• En la función se observa que las tres variables de entrada están negadas, por ello, primero se solucionan las negaciones: "A", "B" y "C" que son las columnas etiquetadas como "1", "2" y "3"

• Una compuerta AND de 3 entradas: 4 = $(\overline A\times B\times \overline C)$

• Una compuerta OR de 2 entradas entre los términos etiquetados como: 5 = 4 + 2, solucionando todo el término incluido dentro de las llaves.

• Una compuerta XOR de 2 entradas entre los términos etiquetados como: W = 5 $ \oplus $ 3, obteniendo la respuesta final.

• Ejecutar la simulación y validar la solución obtenida en la tabla

Repositorio en Github ("EA4-Bloque W_E0.dsn") con el archivo de la simulación con Proteus v7.8

➤ BLOQUE X

• La salida se desactiva con las siguientes combinaciones de entrada:

• Se genera la tabla de verdad completa:

• La función lógica es:

Repositorio en Github ("EA4-Bloque X_E1.dsn") con el archivo de la simulación con Proteus v7.8

• El plano esquemático del circuito simulado:

➤ BLOQUE Y

• Mapa de Karnaugh y agrupaciones:

• Función simplificada:

• Plano esquemático del circuito simulado:

• Simplificando los términos: $Y=(\overline A\times B)+(A\times \overline B)$ equivale a una compuerta XOR: $Y=(A\oplus B)$

Repositorio en Github ("EA4-Bloque Y_E2.dsn") con el archivo de la simulación con Proteus v7.8

➤ BLOQUE Z

• Tabla de verdad generada con las condiciones del enunciado:

• El codificador cumple con el 'Caso 2'(tratado en la sección 5.1), donde hay una fila que no presenta cambios en las variables de entrada y su función lógica es:

• Plano esquemático del circuito simulado:

Repositorio en Github ("EA4-Bloque Z_E3.dsn") con el archivo de la simulación con Proteus v7.8

• Luego de verificado cada bloque de forma individual, se procede a unificarlos en un solo archivo, de forma que se pueda ejecutar la simulación y verificación completa.

Repositorio en Github ("EA4-Bloque O.dsn") con el archivo de la simulación con Proteus v7.8

EA5-Multiplexar 2 BCD en 1 display

• El cuádruple Multiplexor de 2:1 referencia 74LS157 recibe las 8 entradas pertenecientes a los 2 números BCD, 4 entradas para el número de la "Unidad" (pines 2,5,11,14) y 4 para el número de la "Decena" (pines 3,6,10,13); y entrega en sus 4 salidas (pines 4,7,9,12) el número en código binario, de acuerdo al estado de la línea de control (pin 1), con '0' lógico entrega el número del bloque "A" perteneciente a la "Unidad" y con '1' el del bloque "B" asignado a la "Decena". La entrada Enable (E, pin 15) se activa en nivel bajo y es el encargado de habilitar el circuito integrado.

• Para los display de ánodo común se utiliza el Decodificador con referencia 7447 y para los de cátodo común el Decodificador 7448.

• Utilizando el Decodificador de 7 segmentos de cátodo común 7448, que recibe el número en código binario (pines 1,2,6,7) y lo entrega por las 7 salidas (pines 9,10,11,12,13,14,15) que controlan los 7 segmentos del display.

• Como ejemplo, se asigna el número "25" en los interruptores de las entradas BCD (Bloque A= 0101 y Bloque B=0010).
• Colocando en '0' el pin 1 del MUX se seleccionan los datos del bloque A y se visualiza el número '5':

• Colocando en '1' el pin 1 del MUX se seleccionan los datos del bloque B y se visualiza el número '2':

Repositorio en Github ("EA5-Mux_2BCD_1Display.dsn") con el archivo de la simulación con Proteus v7.8

• El Selector se puede reemplazar por un circuito que genere pulsos como se observa en la siguiente figura:

Repositorio en Github ("Mux_2BCD_1Display_clk.dsn") con el archivo de la simulación con Proteus v7.8

EA6-Multiplexar 2 BCD en 2 display

• El cuádruple Multiplexor de 2:1 referencia 74LS157 recibe las 8 entradas pertenecientes a los 2 números BCD, 4 entradas para el número de la "Unidad" (pines 2,5,11,14) y 4 para el número de la "Decena" (pines 3,6,10,13); y entrega en sus 4 salidas (pines 4,7,9,12) el número en código binario, de acuerdo al estado de la línea de control (pin 1), con '0' lógico entrega el número del bloque "A" perteneciente a la "Unidad" y con '1' el del bloque "B" asignado a la "Decena". La entrada Enable (E, pin 15) es activa en nivel bajo y se encarga de habilitar el uso del circuito integrado.

• El display Multidígito Multiplexado que se va a utilizar consta de dos dígitos y tiene unidos los 7 segmentos equivalentes incluyendo el punto decimal (DP). Se comercializan de 2, 3 y 4 dígitos de ánodo común y de cátodo común como se observa en la siguiente figura:

• Para los display de ánodo común se utiliza el Decodificador con referencia 7447 y para los de cátodo común el Decodificador 7448. La distribución de las terminales en ambos es la misma.

• Utilizando el Decodificador de 7 segmentos de cátodo común 7448, que recibe el número en código binario (pines 1,2,6,7) y lo entrega por las 7 salidas (pines 9,10,11,12,13,14,15) que controlan los 7 segmentos del display.

• Con el Demultiplexor de 1:4 referencia 4555 se activan los 2 cátodos comunes de los display, utilizando solo 2 salidas (pines 4 y 5) y una sola línea de selección (pin 2); con '0' se activa el cátodo común del display de la "Unidad" y con '1' se activa el del display de la "Decena".

• Como ejemplo, se asigna el número "39" en los interruptores de las entradas BCD (Bloque A= 1001_b y Bloque B=0011_b).
• Colocando en '0' el pin 2 del Demux se activa la salida Q0 que a su vez activa el cátodo perteneciente al display de la "Unidad":

• Colocando en '1' el pin 2 del Demux se activa la salida Q1 que a su vez activa el cátodo perteneciente al display de la "Decena":

• El Selector se puede reemplazar por un circuito que genere pulsos como se observa en la figura, tener presente que la simulación no responde correctamente al aumentar la frecuencia, pero en un circuito implementado de forma física se observarían correctamente todos los datos de forma simultánea.

Repositorio en Github ("EA6-Mux_2BCD_2Display.dsn") y Github ("EA6-Mux_2BCD_2Display_clk.dsn") con los archivos de la simulación con Proteus v7.8

EA7-Comparador y Multiplexor

Analizar el circuito combinacional utilizando el circuito integrado comparador de magnitudes con referencia 74LS85 que permite comparar 2 números BCD y activar una de las salidas, dependiendo si el número $ A\gt B, A=B, A\lt B $. y un circuito integrado Multiplexor referencia 74LS157.

• El circuito integrado 7485 compara dos números en BCD (Decimal Codificado en Binario) conformado por 4 bits para el "número A" y 4 bits para el "número B" y se activa la salida que corresponde si $ A\gt B, A=B \,o\, A\lt B $.

• En las 4 salidas del Multiplexor (pines 4,7,9,12) se conectan 4 led que muestran el número MAYOR en BCD.
• Si $ A\gt B $, la salida pin 7 del Comparador envía un '0' a la entrada del selector del Multiplexor (pin 1) y muestra en sus salidas el "número A" que corresponde al número mayor.
• Si $ A = B $, la salida pin 7 del Comparador envía un '0' a la entrada del selector del Multiplexor (pin 1) y muestra en sus salidas el "número A" que es igual al "número B".
• Si $ A\lt B $, la salida pin 7 del Comparador envía un '1' a la entrada del selector del Multiplexor (pin 1) y muestra en sus salidas el "número B" que corresponde al mayor.

• Caso 1: si los números son el 8 y el 2 respectivamente ($ A\gt B $):

• Caso 2: si ambos números son el 5 ($ A=B $):

• Caso 3: si los números son el 1 y el 7 respectivamente ($ A\lt B $):

Repositorio en Github ("EA7-Comparador_Mux.dsn") con el archivo de la simulación con Proteus v7.8

EA8-Multiplexar 2 condiciones

Como el circuito debe cumplir una de las 2 condiciones y no las 2, la función general Z cumple con la función Booleana de una compuerta lógica XOR de 2 entradas ya que la salida es activa en alto; si fuera activa en bajo sería la función de una compuerta lógica XNOR.

• Condición 1: las entradas A y B estén activadas con nivel alto y la función es:
$$ \boldsymbol {C1 = A \times B} $$

• Condición 2: las entradas C y D o ambas estén activadas y se activan con nivel bajo y la función es:
$$ \boldsymbol {C2 = \overline {C} + \overline {D}} $$

• Función General Z:
$$ \boldsymbol {Z = {(A \times B)} \oplus {(\overline {C} + \overline {D})}} $$

• Generar la tabla de verdad: con 4 entradas A, B, C y D; y las salidas C1, C2 y Z:

• Circuito para la Condición 1:
$$ \boldsymbol{C1 = A \times B} $$

• Circuito para la Condición 2:
$$ \boldsymbol{C2 = \overline {C} + \overline {D}} $$

• Se debe agregar un Multiplexor para el manejo de las 2 condiciones de forma simultánea y cumplir así con la función XOR de la salida Z, debido a que la combinación A='1', B='1', C='1' y D='1' activa la salida 'Z' y se observa en la tabla que se debe desactivar ya que cumple las 2 condiciones.
• El Multiplexor utilizado para la simulación es el 74LS153 de 4 canales y la salida activa en alto.

Repositorio en Github ("EA8-Mux_2condiciones.dsn") con el archivo de la simulación con Proteus v7.8

• El diagrama en bloques del circuito completo es:

• Imagen del circuito simulado en Proteus:

EA9-ALU y DEMUX

• Diagrama en bloques:
• Bloque de Funciones Lógicas para el manejo del display de 7 segmentos de cátodo común.
• Visualización del tipo de operación en el Display de Cátodo Común.
• Demultiplexor de 4 canales activo en alto referencia 4555 (el 4556 es activo en bajo) que controlará cual operación se va a utilizar.
• Bloque Habilitador del bloque de circuitos lógicos.
• 4 Bloques con los Circuitos Lógicos de cada operación.
• Visualización de las respuestas de cada operación lógica binaria.

• Tabla de verdad para el manejo del Display de 7 segmentos:

• Mapas de Karnaugh para la simplificación de las funciones lógicas para el control del Display:

• Las funciones lógicas simplificadas por mapas de Karnaugh para encender cada segmento del Display:
$$ \boldsymbol{Sa=Sf= \overline {A} + \overline {B}} $$ $$ \boldsymbol{Sb=Se= \overline {A} + {B}} $$ $$ \boldsymbol{Sc= {A} + \overline {B}} $$ $$ \boldsymbol{Sd=A} $$ $$ \boldsymbol{Sg= \textcolor {red} {+V_{cc}=+5v}} $$

• Para habilitar la entrada de los bit de datos A y B a los circuitos correspondientes para cada operación lógica binaria se utiliza una compuerta YES o Buffer con tecnología Tri-State (tres estados), la referencia comercial es 74LS126 que tiene alta impedancia de salida (Hi-Z) y se activa con un nivel alto (el 74125 se activa con un nivel bajo).

• Las soluciones para las operaciones lógicas binarias de este ejercicio se trataron en la Unidad 3.

• Diagrama en bloques del Sumador 2x2:

• Diagrama en bloques del Restador 2x2:

• Diagrama en bloques del Divisor 2x2:

• Imagen del panel principal de la simulación (5 páginas):

Repositorio en Github ("EA9-Alu_Demux.dsn") con el archivo de la simulación con Proteus v7.8 con 6 páginas

EA10- Generador de Paridad y Verificación

Sistema de Transmisión de Datos con Detección de Errores. Simular el funcionamiento con un software apropiado modificando el circuito para poder forzar errores en la recepción de un bit del paquete de datos y verificar la respuesta del sistema:

• El circuito se compone de 4 bloques:
• Transmisión de los datos
• Recepción de los datos
• Sistema para el almacenamiento del paquete de datos
• Detector de Error

• Las 3 líneas de Selección (S0, S1 y S2) se unifican para las entradas a los circuitos integrados: MUX, DEMUX y a la compuerta lógica AND de 4 entradas.

• El bloque de Transmisión de Datos consta de:
• Un MULTIPLEXOR 74LS151 de 8 canales que recibe los 7 bits de datos (D0 a D6), más el OCTAVO BIT (D7) que proviene del GENERADOR DE PARIDAD 74LS280 quien tiene como función generar el bit de paridad PAR que entrega por la salida ΣPar.
• Los datos suministrados por la salida del MUX se hacen de forma SERIAL con cada valor en las líneas del Selector.
• La salida ΣPar genera un valor de '0' si la cantidad de '1s' en el paquete de datos es PAR y un valor de '1' si la cantidad de '1s' en el paquete de datos es IMPAR.
• De las 2 salidas que tiene el MUX, se utiliza la NO INVERTIDA ($Y$).

• El bloque de Recepción de Datos consta de:
• Un DEMULTIPLEXOR 74LS238 de 1:8 canales que recibe del MUX cada dato del paquete transmitido por ($Y$); las respectivas salidas del DEMUX entregan la información al bloque de Almacenamiento que guarda los datos hasta tener disponibles los 8 bits del paquete completo.
• Los datos completos del paquete se llevan a otro circuito integrado GENERADOR DE PARIDAD que cumple la función de Comprobar el valor del bit de Paridad (D7) que llegó y enviarlo al bloque Detector de Error.

• El bloque Detector de Error consta de:
• Una compuerta lógica AND 7421 de 4 entradas que recibe los datos de las 3 líneas de Selección más el bit de Comprobación de Paridad.
• Cuando las líneas de Selección están en S0='1', S1='1' y S2='1' es porque ya se ha transmitido y recibido todo el paquete de datos y si el bit de Comprobación de Paridad recibido es '1' la salida de la compuerta lógica se activa informando que HAY ERROR DE PARIDAD PAR en el paquete de datos RECIBIDOS.

• Se puede implementar el sistema con un DEMULTIPLEXOR 74LS138, para ello se usa la salida $\overline {Y}$ del MUX ya que el DEMUX invierte sus respectivas salidas (postulado del álgebra Booleana de la doble negación $ \overline {\overline {A}} = A $).

• Imagen de la simulación con el paquete CORRECTO:

• Imagen de la simulación con el paquete INCORRECTO:

Repositorio en Github ("EA10-Paridad y Verificación 238.dsn") con el archivo de la simulación con Proteus v7.8

EA11- Comparador Jugadores

Sistema Combinacional, para visualizar en un display de 7 segmentos el número Mayor o el número Menor entre 2 números ingresados por los usuarios en código Binario entre el 0_d y el 7_d, por medio de un interruptor se elige el número a visualizar en un display de 7 segmentos, en caso que se presente Empate, el display se apaga y se enciende un LED.

Diagrama en bloques

Simular con un software electrónico y verificar su funcionamiento.

• Cada jugador tiene 3 bits para ingresar en código binario el número entre el 0_d y el 7_d.

• El sistema se compone de 4 bloques:
• Comparador de magnitudes
• Selector del número a visualizar
• Multiplexores
• Decodificador BCD-7 segmentos, Display de 7 segmentos y Led

• Los datos ingresados por los jugadores se llevan simultáneamente a los bloques del Comparador y de los Multiplexores.

• El bloque Comparador de Magnitudes consta de:
• Un circuito integrado COMPARADOR DE MAGNITUD 74LS85 de 4 bits que recibe los números de los 2 jugadores denominados $A$ y $B$ y activa una de las 3 salidas: $ A \lt {B}, A=B, A \gt {B} $.

• El bloque Selector consta de:
• Un INTERRUPTOR que sirve para elegir el número a visualizar en el display entre el MAYOR y el MENOR que provienen del bloque Comparador, la señal de salida de este bloque sirve como la entrada de Selector (S) para el bloque de los Multiplexores. Con el interruptor abierto ('1') elige la salida del número Menor y con el interruptor cerrado ('0') elige la salida del número Mayor.

• Para el Circuito de las Compuertas Lógicas:
• Se llama J a la salida del comparador $ A \gt B $ y K a la salida del comparador $ A \lt B $
• Se requiere activar la salida cuando:
• $ J = 1 $ y el $ SW = 1 $ se implementa con una compuerta AND
  $$ J \times SW $$
• $ K = 1 $ y el $ SW = 0 $ se implementa con una compuerta AND
  $$ K \times \overline {SW} $$

• El bloque de los Multiplexores consta de:
• Un circuito integrado de 4 MULTIPLEXORES de 2 canales cada uno, referencia 74LS157 de 4 bits que recibe los datos ingresados por los 2 jugadores y cuando el Selector $\boldsymbol{S=0}$ se transfiere a la salida correspondiente el número del Jugador A y con $\boldsymbol{S=1}$ se transfiere el número del Jugador B.

• El bloque del DECODIFICADOR BCD A 7 SEGMENTOS consta de:
• Un circuito integrado 7448 que decodifica las señales provenientes del bloque de los Multiplexores y los convierte en 7 señales que se conectan al Display de Cátodo Común para la visualización del número correspondiente.
• En la tabla de verdad del circuito integrado, se observa que si la terminal $BI/RBO$ se coloca en Bajo, todas las señales de las salidas se ponen en '0' y el Display se Apaga. Esta condición se utiliza para el caso en que los 2 jugadores ingresan el mismo número (Empate).

• Caso 1: imagen de la simulación cuando $ \boldsymbol{A \gt B} $ y $ \boldsymbol{SW=1} $, se visualiza el número Menor:

• Caso 2: imagen de la simulación cuando $ \boldsymbol{A \lt B} $ y $\boldsymbol{SW=1}$, se visualiza el número Menor:

• Caso 3: imagen de la simulación cuando se presenta Empate, $\boldsymbol{A = B} $, el display se apaga y el LED se enciende:

• Caso 4: imagen de la simulación cuando $\boldsymbol{A \gt B} $ y $\boldsymbol{SW=0}$, se visualiza el número Mayor:

• Caso 5: imagen de la simulación cuando $ \boldsymbol{A \lt B} $ y $\boldsymbol{SW=0}$, se visualiza el número Mayor:

Repositorio en Github ("EA11-Comparador Jugadores.dsn") con el archivo de la simulación con Proteus v7.8

EA12- Marquesina

• Se simplifica el mapa de Karnaugh, obteniendo la función lógica simplificada:

• Se diseña la tabla de verdad para los segmentos del DISPLAY con los 2 caracteres $E=Extendida$ y $C=Contraída$:

• Se obtienen las funciones lógicas correspondientes:
$$\boldsymbol{\textcolor {red} {Segmentos: a=d=e=f=+Vcc=+5v}} $$ $$\boldsymbol{{Segmentos: b=c=GND}} $$ $$\boldsymbol{\textcolor {Fuchsia} {Segmento: g=M}} $$

• Imagen de la simulación con la Marquesina Extendida:

• Imagen del sistema cumpliendo una condición de los sensores de Riego y LA MARQUESINA CONTRAÍDA:

• Imagen del sistema cumpliendo una condición de los sensores de Riego y LA MARQUESINA EXTENDIDA:

• Imágenes del sistema completo, Marquesina y Bomba de Riego:

Repositorio en Github ("EA12-Marquesina.dsn", "EA12-Marquesina-Decodificador.dsn" y "EA12-Marquesina-Deco-variante.dsn") con el archivo de la simulación con Proteus v7.8

• Para la implementación de los sistemas de control con los DECODIFICADORES de 4 a 16 se utilizan los circuitos integrados CMOS referencia 4514 donde las salidas son activas en ALTO y se aplica a los datos consignados en las tablas de verdad:
$$ \boldsymbol{M(\Sigma)=(m2,m4,m5,m6,m8,m9,m12,m13)} $$ $$ \boldsymbol{B(\Sigma)=(m11,m14,m15)} $$

• La variante del circuito (Automático / Manual), se implementa con un LATCH y un MUX:
  • Por medio de 2 pulsadores el LATCH Extiende o Contrae de forma MANUAL la Marquesina.
  • El Multiplexor 74157 se encarga de controlar si trabaja de forma AUTOMÁTICA o MANUAL la Marquesina. Con el Interruptor AUTO/MANUAL en '1' se trabaja Automáticamente y en '0' Manualmente.
  

• Imagen del Sistema Completo, incluída la variante:

EA13- Sistema de Tuberías

Se tiene un conjunto de tuberías, 4 de entrada y 4 de salidas. Todas las tuberías manejarán 2 estados: Abierta = '1' y Cerrada = '0'.

• Las tuberías de entrada poseen 4 sensores que indican por cuál tubería está circulando agua. Los caudales de las tuberías de entrada son:
• La A = 5 litros/minuto
• La B = 15 litros/minuto
• La C = 25 litros/minuto
• La D = 30 litros/minuto

• Las tuberías de salida son Sa, Sb, Sc y Sd y sus capacidades respectivas son:
• La Sa = 5 litros/minuto
• La Sb = 10 litros/minuto
• La Sc = 20 litros/minuto
• La Sd = 40 litros/minuto

• Se bajan los datos a cada mapa de Karnaugh:

• Las funciones lógicas simplificadas de cada mapa de Karnaugh son:

• Imagen de la simulación del sistema de Tuberías:

• Imagen de la simulación implementada con un DECODIFICADOR:

Repositorio en Github ("EA13-Sistema de Tuberías.dsn" y "EA13-Sistema Tuberías y Deco.dsn") con el archivo de la simulación con Proteus v7.8

EA14- Balanzas

• Los bloques combinacionales que se usarán son:
• Comparador de Magnitudes (IC 7485)
• Multiplexores de 2 canales (IC 74157)
• Sumador completo de 4 bits (IC 7483)
• Decodificadores BCD a 7 segmentos (IC 7448)
• Display de 7 segmentos de cátodo común

• Bloque del Comparador de Magnitudes:
• El circuito integrado 7485 es un comparador de 2 números de 4 bits, de los cuales se usarán 2 bits del bloque A y 2 bits del bloque B, las demás entradas que no se requieren se conectan a GND.

• La entrada auxiliar $I_{A=B}$ se conecta a +Vcc o +5v.
• De las 3 salidas solo se utilizará la de $ A \gt B $, que se activa cuando el peso medido por la Balanza A es mayor que el peso medido por la Balanza B.

• La señal de la salida se usa como la línea selectora (S) para los Multiplexores.

• Bloque de 2 Multiplexores:
• Se requieren 2 MUX de 2 canales cada uno para seleccionar el valor MENOR entre las 2 medidas dadas por las balanzas.

• La línea de Selección (S) proviene de la salida $\boldsymbol{A \gt B}$ del Comparador de Magnitudes.
• Si la terminal $ \boldsymbol{A \gt B = 0} $ o sea S=0 se transfiere a la salida de cada MUX el bit de la balanza A.
• Si la terminal $ \boldsymbol{A \gt B = 1} $ o sea S=1 se transfiere a la salida de cada MUX el bit de la balanza B.

• Bloque de 2 Multiplexores:
• Se requieren 2 MUX de 2 canales cada uno para seleccionar el valor MAYOR entre las 2 medidas dadas por las balanzas.

• La línea de Selección (S) proviene de la salida $\boldsymbol{A \gt B}$ del Comparador de Magnitudes.
• Si la terminal $ \boldsymbol{A \gt B = 0} $ o sea S=0 se transfiere a la salida de cada MUX el bit de la balanza B.
• Si la terminal $ \boldsymbol{A \gt B = 1} $ o sea S=1 se transfiere a la salida de cada MUX el bit de la balanza A.

• Bloque de los Decodificadores de BCD a 7 segmentos:
• Se conecta un Decodificador a las 2 salidas de los MUX que suministran el valor de la medición MENOR:

• Se conecta un Decodificador a las 2 salidas de los MUX que suministran el valor de la medición MAYOR:

• Las salidas de cada Decodificador se conectan a los segmentos respectivos de cada Display, visualizando de forma simultánea los valores de la medidas MENOR y MAYOR obtenidas en las 2 balanzas.
• Las entradas BI/RBO, RBI y LT son activas en BAJO, por consiguiente, se conectan a +5v (ver la tabla de verdad en la hoja de datos).

• Bloque del Sumador completo:
• Se utiliza el Sumador Completo para realizar la RESTA o DIFERENCIA aplicando el Complemento 2 al SUSTRAENDO y se realiza obteniendo el Complemento 1 y adicionando '1'.
• Para obtener el Complemento 1: se toman los 2 bits que provienen de las salidas de los MUX del MENOR (Y1m y Y2m) y se invierten por medio de compuertas NOT y se conectan a las entradas de los bits B del circuito integrado que pertenecen al SUSTRAENDO.
• Para Adicionar '1' se conecta la entrada C0 a +5v que equivale a '1'.
• Las 2 entradas de los bits B más significativos que no se utilizan se conectan a +5v, porque es un número negativo.

• Para el MINUENDO se toman los 2 bits que provienen de las salidas de los MUX del MAYOR (Y1M y Y2M) y se conectan a las entradas de los bits A del circuito integrado
• Las 2 entradas de los bits A más significativos que no se utilizan se conectan a GND, porque es un número positivo.
• Las salidas se conectan al Decodificador y de allí el Display cómo se observa en la imagen anterior.

• Diagrama completo del sistema:

• Imagen de la simulación:

Repositorio en Github ("EA14-Balanzas.dsn") con el archivo de la simulación con Proteus v7.8

EA15- Tanques comunicados

• Los bloques combinacionales que se usarán son:
• Codificador de prioridad de 8:3 (IC 74148)
• Comparador de Magnitudes (IC 7485)
• Multiplexores de 2 canales (IC 74157)
• Multiplicador x2
• Control de la Electroválvula
• Decodificadores BCD a 7 segmentos (IC 7448)
• Display de 7 segmentos de cátodo común

• Bloque del Codificador de prioridad de 8:3:
• El Codificador tiene 8 entradas para los 8 sensores que tiene cada tanque de líquido, las entradas y salidas son Negadas, lo que requiere colocarle a cada una compuerta NOT para trabajar con lógica positiva, ya que cuando el líquido cubre el sensor se activa ('1').

• Las salidas están Codificadas entre el 0_by el 7_b.
• Se utilizan 2 circuitos integrados Codificadores uno para cada tanque de líquidos.

• Bloque del Comparador de Magnitudes 1:
• El circuito integrado 7485 es un comparador de 2 números de 4 bits c/u, de los cuales se usarán 3 bits del bloque A y 3 bits del bloque B, provenientes de las salidas de los Codificadores de cada Tanque, las demás entradas que no se requieren se conectan a GND.
• La entrada auxiliar $\boldsymbol{I_{A=B}}$ se conecta a +Vcc o +5v.
• De las 3 salidas solo se utilizará la de $ \boldsymbol{A \gt B} $, que se pone en ALTO cuando se han activado más sensores del Tanque A que del Tanque B.
• La señal de la salida se usa como la línea selectora (S) para los Multiplexores.

• Bloque de 3 Multiplexores:
• Se requieren 3 MUX de 2 canales cada uno para seleccionar el MENOR valor de los dos que provienen de los Codificadores de los sensores.

• La línea de Selección (S) proviene de la salida $\boldsymbol{A \gt B}$ del Comparador de Magnitudes.
• Si la salida $ \boldsymbol{A \gt B = 0} $ o sea S=0 se transfiere a la salida de cada uno de los 3 MUX los bits del Tanque A.

• Si la terminal $ \boldsymbol{A \gt B = 1} $ o sea S=1 se transfiere a la salida de cada uno de los 3 MUX los bits del Tanque B.

• Bloque de 3 Multiplexores:
• Se requieren 3 MUX de 2 canales cada uno para seleccionar el valor MAYOR valor de los dos que provienen de los Codificadores de los sensores.

• La línea de Selección (S) proviene de la salida $\boldsymbol{A \gt B}$ del Comparador de Magnitudes.
• Si la terminal $ \boldsymbol{A \gt B = 0} $ o sea S=0 se transfiere a la salida de cada uno de los 3 MUX los bits del Tanque B.
• Si la terminal $ \boldsymbol{A \gt B = 1} $ o sea S=1 se transfiere a la salida de cada uno de los 3 MUX los bits del Tanque A.

• Bloque de los Decodificadores de BCD a 7 segmentos:
• Se conecta un Decodificador a las 3 salidas de los MUX que suministran el valor MENOR de los sensores:

• Se conecta un Decodificador a las 3 salidas de los MUX que suministran el valor MAYOR de los sensores y otro al valor del MENOR.
• Las salidas de cada Decodificador se conectan a los segmentos respectivos de cada Display, visualizando de forma simultánea los valores MENOR y MAYOR obtenidas de los 2 tanques.
• Las entradas BI/RBO, RBI y LT son activas en BAJO, por consiguiente, se conectan a +5v (ver la tabla de verdad en la hoja de datos).

• Bloque Multiplicador:
• Para saber cuándo un tanque tiene el doble del otro y poder activar la Electroválvula para el intercambio del líquido, se requiere comparar el valor Mínimo Multiplicado por 2 con el valor Mayor. Entonces hay que hallar el valor de la Multiplicación.

• Para ello se implementa un circuito combinacional que multiplique 2 números binarios: los 3 bits del valor Mínimo (Y1m, Y2m, Y3m) por el número constante 2_d que en código binario es 10_b.
• La estructura para la operación es:

• Se implementa la operación con 3 compuertas AND de 2 entradas cada una y sus respectivas salidas etiquetadas como M1, M2 y M3, la salida M0 se conecta a GND como se observa en la estructura de la operación binaria. Nótese en la estructura de la SUMA (color azul) no se presentan Acarreos.

• La salida M3 indica que se presenta desbordamiento del líquido en el tanque, porque tiene un nivel de 8 o superior y los sensores son 8 (del 0 al 7). Si esto sucede significa que el tanque con mayor cantidad de líquido no podrá tener más del doble del otro (porque son 8 sensores).

• Bloque del Comparador de Magnitudes 2:
• El circuito integrado 7485 es un comparador de 2 números de 4 bits, de los cuales se usarán 3 bits del bloque A y 3 bits del bloque B.
• Las entradas del bloque A provienen del MAYOR valor de los sensores (YM1, YM2, YM3), la tercera entrada que no se requiere se conecta a GND.
• Las entradas del bloque B provienen del bloque Multiplicador (M1, M2, M3), la tercera entrada de este bloque se conecta a GND.
• La entrada auxiliar $\boldsymbol{I_{A=B}}$ se conecta a +Vcc o +5v.

• De las 3 salidas solo se utilizará la de $ \boldsymbol{A \lt B} $, que se activa en ALTO cuando el Producto es el doble o más del tanque con el MAYOR valor $(Ymínimo \, x2 \ge Ymáximo \quad o \quad M \ge YM)$.
• La señal de la salida de este Comparador se utilizará como una de las entradas al bloque de Control de la Electroválvula.

• Bloque de Control de la Electroválvula:

• Este bloque controla la apertura y cierre de la Electroválvula, que solo se ACTIVA cuando el contenido de líquido de un tanque sea el doble o más del otro y NO se activa si se presenta Desborde (M3) o la salida $\boldsymbol{(A \lt B)} $ del Comparador 2 está en ALTO.
• Bajo estas condiciones se diseña una tabla de verdad con las entradas etiquetadas como $\boldsymbol{M3}$ y $\boldsymbol{(A \lt B)} $. Se observa que esta tabla equivale a la tabla de la compuerta NOR de 2 entradas.

• La función lógica es:
$$ \large {\boldsymbol{\textcolor {red} {\colorbox {bfc9ca} {$ EV = \overline{M3 + (A \lt B)} $}}}} $$

• Diagrama de bloques completo:

• Imagen de la simulación del circuito completo:

Repositorio en Github ("EA15-Tanques comunicados.dsn") con el archivo de la simulación con Proteus v7.8

Repaso

Actividades de Repaso

• Emparejamiento con términos utilizados en este libro en el parte 2. Las plantillas para los Objetos Interactivos fueron obtenidas del sitio web del Proyecto Descartes, intervenidas por Oscar Ignacio Botero Henao. Plantillas con DescartesJS

Anexos

Anexo A
Hojas de Datos

Anexo B
Subfamilias de los CI TTL

Anexo C
Subfamilias de los CI CMOS

Anexo D
Fabricantes de Circuitos Integrados

Texas Instruments (EEUU)

En los años 70 y 80, Texas Instruments fue líder en la producción de microprocesadores y semiconductores analógicos, actualmente en CI para electrónica de consumo e industria.

Texas Instruments

Renesas Technology (Japón)

Hitachi	Mitsubishi Electric	NEC Electronics	Renesas Technology
Renesas Technology en el 2003 fue creada por Hitachi y Mitsubishi Electric y en el 2010 se fusionó con NEC Electronics.

NXP Semiconductors (Países Bajos)

Philips Semiconductors	Freescale Semiconductor	Motorola	NXP Semiconductors
En 2006, Philips Semiconductors se independizó y pasó a llamarse NXP Semiconductors. En 2015, compró a Freescale Semiconductor (ex-Motorola).

Infineon Technologies (Alemania)

Siemens Semiconductor	Cypress Semiconductor	Infineon Technologies
En 1999, Siemens Semiconductor se separó y se convirtió en Infineon Technologies. Luego, en 2020, adquirió Cypress Semiconductor.

Lista de las URL de los LOGOS de las empresas: [volver]

1. Texas Instruments:
   https://companieslogo.com/img/orig/TXN-e197f953.png?t=1720244494&download=true
2. Hitachi:
   https://icon-icons.com/es/icono/hitachi-logo/168125
3. Mitsubishi Electric:
   https://e7.pngegg.com/pngimages/25/808/png-clipart-mitsubishi-motors-car-mitsubishi-outlander-mitsubishi-eclipse-mitsubishi-car-logo-brand-angle-flag-thumbnail.png
4. NEC Electronics:
   https://es.m.wikipedia.org/wiki/Archivo:NEC_logo.svg
5. Renesas Technology:
   https://companieslogo.com/img/orig/6723.T-77040c0f.png?t=1720244490
6. Philips Semiconductors:
   https://1000marcas.net/wp-content/uploads/2020/01/Phillips-Log%D0%BE-500x281.png
7. Freescale Semiconductor:
   https://upload.wikimedia.org/wikipedia/commons/thumb/b/b9/Freescale.svg/449px-Freescale.svg.png
8. Motorola:
   https://1000marcas.net/wp-content/uploads/2020/01/Motorola-Logo-historia-600x473.jpg

9. NXP Semiconductors:
   https://upload.wikimedia.org/wikipedia/commons/thumb/1/13/NXP_Semiconductors_ Logo.svg/150px-NXP_Semiconductors_Logo.svg.png
10. AMD:
    https://upload.wikimedia.org/wikipedia/commons/thumb/7/7c/AMD_Logo.svg/800px-AMD_Logo.svg.png
11. IBM:
    https://upload.wikimedia.org/wikipedia/commons/thumb/5/51/IBM_logo.svg/800px-IBM_logo.svg.png
12. GlobalFoundries:
    https://isesglobal.com/wp-content/uploads/2023/12/Global-Foundries.webp
13. Thomson Semiconducteurs:
    https://1000marcas.net/wp-content/uploads/2021/05/Thomson-logo-500x300.png
14. SGS Microelettronic:
    https://upload.wikimedia.org/wikipedia/commons/thumb/e/e9/SGS_Logo.svg/744px-SGS_Logo.svg.png
15. STMicroelectronics:
    https://icon-icons.com/icons2/3915/PNG/512/stmicroelectronics_logo_icon_249501.png
16. Avago Technologies:
    https://commons.wikimedia.org/wiki/File:Avago_Technologies_logo.svg
17. HP/Agilent:
    https://acsanalytical.org/wp-content/uploads/2019/04/agilent-technologies-logo.png
18. Broadcom Inc:
    https://1000marcas.net/wp-content/uploads/2021/10/Broadcom-Logo-500x281.png
19. NUVIA:
    https://ml.globenewswire.com/Resource/Download/f89879a8-f4dc-4f75-ae9d-1240135298f4?size=3
20. Qualcomm:
    https://assets.stickpng.com/images/62bb1fb6b6173d51dfc474b2.png

21. Fairchild Semiconductor:
    https://upload.wikimedia.org/wikipedia/commons/thumb/8/8f/Fairchild_ Semiconductor_Logo.svg/744px-Fairchild_Semiconductor_Logo.svg.png
22. ON Semiconductor:
    https://employeenetwork.com/wp-content/uploads/2017/06/ON_Semiconductor_Logo-01.png
23. Samsung:
    https://1000marcas.net/wp-content/uploads/2019/12/logo-Samsung-500x333.png
24. Siemens Semiconductor:
    https://tryengineeringinstitute.ieee.org/wp-content/uploads/2024/05/Siemens-logo-300x169.png
25. Cypress Semiconductor:
    https://www.logo.wine/a/logo/Cypress_Semiconductor/Cypress_Semiconductor-Logo.wine.svg
26. Infineon Technologies:
    https://upload.wikimedia.org/wikipedia/commons/thumb/b/bb/Infineon-Logo.svg/800px-Infineon-Logo.svg.png

Anexo E
Principales Encapsulados CI

Principales Encapsulados

Figura	Descripción
	Dual InLine Packaging (DIP): tiene dos filas de pines paralelos a lo largo del cuerpo del encapsulado
	Small Outline Package (SOP): son más pequeños y compactos; con terminales en "ala de gaviota o en J" que se ensambla sobre el PCB
	Quad Flat Package (QFP): encapsulado cuadrado o rectangular con muchos pines; buena disipación de calor y alta escala de integración
	Pin Grid Array (PGA): posee una gran cantidad de terminales situados en la parte inferior del encapsulado y se ensambla en zócalo
	Ball Grid Array (BGA): en vez de pines utilizan unas bolas pequeñas de soldadura en la superficie inferior que proporciona un mejor rendimiento eléctrico y disipación térmica
	Land Grid Array (LGA): los contactos se acoplan a las almohadillas correspondientes en la PCB

Anexo F
Símbolos estándar para CI

Símbolos estándar

Símbolo	Descripción
	Entrada activa en bajo, norma Comisión Internacional de Electromecánica (IEC)
	Entrada activa en bajo, norma Americana (ANSI)
	Salida activa en bajo, norma Comisión Internacional de Electromecánica (IEC)
	Salida activa en bajo, norma Americana (ANSI)
	Salida de Tres Estados (Tri-State)
	Salida de Colector Abierto (Open Collector)
	Salida Schmitt Trigger
	Entrada de Habilitación (EN = E)

Bibliografía